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Sintesi di un semi addizionatore - Sintesi di un addizionatore completo

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Sintesi di un semi addizionatore

Descrizione: dati due bit da sommare restituisce il bit di somma e il bit di riporto.

Dalla descrizione si ricava:





x

y

s

r



















dalla tabella di verità si desumono le seguenti funzioni in forma canonica:


s S min1 min2

x


y


x


y


x


y

r min3

x


y










che non sono ulteriormente riducibili.

Si ricava la rete:

Sintesi di un addizionatore completo

Descrizione: dati due bit da sommare e un bit di riporto restituisce il bit di somma e il bit di riporto.

Dalla descrizione si ricava:


xi

yi

ri

si

ri+1












































dalla tabella di verità si desumono le seguenti funzioni in forma canonica:


si S

xi


yi


ri




xi


yi


ri


xi


yi


ri


xi


yi


ri

























ri+1 S

xi


yi


ri


xi


yi


ri


xi


yi


ri


xi


yi


ri


che si riducono a:

a)

si

xi



yi


ri
















b)

ri+1

yi


ri


xi



yi


ri





















Addizionatore seriale

Esegue la somma di due numeri per passi successivi sommando, ad ogni passo, le cifre di ugual peso (e il riporto) e annotando il riporto generato.

I passi avvengono a intervalli di tempo costanti, scanditi da un clock:

t ti ti

con 1 t = f frequenza di clock.

Il tempo richiesto per produrre il risultato è trascurabile rispetto al tempo di clock.

Le reti con clock sono dette reti sincronizzate.


NOTA: Il processo compiuto dall'uomo per la stessa operazione è analogo a quello descritto a parte per la sincronizzazione.


Utilizzando un full adder per la somma ed un dispositivo di memoria per il riporto, l'addizionatore seriale sarà:



Scomponendo il full adder in due reti combinatorie distinte per  le funzioni l (calcolo del bit di somma) e d (calcolo del bit di riporto) si ha lo schema:


Generalizzando gli schemi precedenti per n variabili di input (ingressi), m variabili di output (uscite) ed r variabili di stato interno (memorie), si ottiene lo schema generale di una rete sequenziale:

 

in cui:

le 2n configurazioni possibili per le   n variabili di ingresso è detto alfabeto di input;

le 2m configurazioni delle m variabili di uscita è detto alfabeto di output;

le 2r configurazioni delle m variabili di stato interno è detto alfabeto di stato;

ciascuna configurazione degli alfabeti precedenti:


I =  : configurazione degli ingressi applicati,

O =  : configurazione delle uscite risultanti,

S =  : configurazione degli stati interni,


è detta simbolo dell'alfabeto.


Lo schema generale (unifilare) della rete sequenziale con reti combinatorie distinte per la funzione di transizione d e la funzione di trasferimento l, sarà invece:









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