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CONTATORE UP/DOWN A DUE CIFRE - LABORATORIO DI TECNOLOGIA DISEGNO E PROGETTAZIONE

elettronica



LABORATORIO DI

TECNOLOGIA DISEGNO E PROGETTAZIONE


TITOLO:    "CONTATORE UP/DOWN A DUE CIFRE"



VALUTAZIONE:  


Lo scopo di questa esperienza è stata quella di progettare un contatore UP/DOWN, capace cioè di contare sia in avanti che indietro.

Per fare ciò prima di tutto abbiamo scelto gli integrati da utilizzare per la rea­lizzazione del progetto.

Dopo varie considerazioni siamo giunti alla scelta dei seguenti:

E' un contatore sincrono UP/DOWN decimale ed ha la possibilità di caricamento par 232b19c allelo asincrono. Si tratta quindi di contatori somma/sottrazione, infatti il fatto di potere predisporre il valore numerico di inizio conteggio permette, nel caso di conteggio up, di ottenere un valore pari alla somma del valore predisposto e gli impulsi di CK.

Si noti la presenza di un blocco superiore di controllo che agisce su tutti gli altri quattro blocchi [1], [2], [4] e [8] (il numero indica il peso del bit in uscita).

La sigla qualificatrice CTRDV10 indica che si tratta di contatore-divisore modulo 10.

I terminali di ingresso A, B, C e D dispongono di latch (5D) controllati dall'ingresso attivo basso LOAD, che infatti condiziona (C5) tutte le linee di ingressi contrassagnate dal numero 5 (ovvero A, B, C e D).

L'ingresso D/U permette di selezionare il modo di funzionamento in avanti(M3) e all'indietro(M2).  Il terminale di enable del conteggio CTEN condiziona con una relazione di AND (G1) le funzioni dei terminali contrassegnati con 1 (il clock CLD e l'uscita RCO).

Il clock CLK è attivo sul livello basso con uscita ritardata a fine impulso, ai fini pratici spesso l'ingresso di clock è indicato come attivo sul fronte di salita.

Il clock può provocare sia il decremento che l'incremento del conteggio, in relazione alla scelta del modo 2 o 3 (2 -/3+).

L'uscita MAX/MIN va alta quando il contatore si porta al termine della sequenza completata del conteggio (CT = O nel modo 2 e CT = 9 o 15 nel modo 3). Questa uscita è in relazione di terminazione (Z6) con l'uscita RCO, che a sua volta è in relazione AND con CLK (G4) e CTEN (G1). Tutto questo vuole dire che al termine del conteggio in uscita MAX/MIN si ha un impulso alto di durata pari a un periodo di clock mentre RCO, se in contatore è abilitato e sempre a termine conteggio, durante il semiperiodo basso del clock rimane anch'esso basso.

L'ingresso LOAD è di tipo asincrono infatti non esiste nessuna relazione che lo lega al clock.


- Questo integrato è un comparatore capace di confrontare due parole a quattro bit applicate agli ingressi A0 - A1 - A2 - A3 e B0 - B1 - B2 - B3 questo IC presenta tre uscite ( A=B, A>B e A<B) attive alte e tre ingressi ausiliari (=><) usati per il collegamento in cascata di più IC.


- Analizzando questo integrato si vede che presenta le uscite del tipo open collector, ovvero che i BJT in uscita all'IC sono privi delle resistenze di collettore, che vanno aggiunte esternamente, in relazione alla tensione ed alla corrente di pilotaggio del display le uscite attive basse possono assorbire una corrente massima di 40 mA (24  mA se LS).

Il pin BI/RB0 usato da solo svolge la funzione di ingresso di cancellazione forzata (BI = blanking input); con questo pin a L, indipendentemente dalle altre entrate, le uscite sono tutte off e quindi il display si spenge. Se a questo ingresso si applica un segnale impulsivo si può risparmiare corrente accendendo i display in modo intermittente, ma con una frequenza tale da fare comunque apparire l'immagine stabile.

In alcuni casi questo ingresso usato per fare volutamente lampeggiare i display in particolari condizioni. Lo stesso terminale può essere usato come uscita utile per la cancellazione di ingressi non significativi (RB0 = ripple blanking output). In particolare, dalla tabella della verità di questo decoder si vede che se RBI = L e gli ingressi del decoder sono tutti a L le uscite dello stesso sono H e quindi la cifra più significativa rimane spenta ogni volta che vale 0. Dalla tabella della verità si ricava anche che se gli ingressi del decoder sono a L si ha l'uscita RB0 = L e quindi il collegamento in cascata delle uscite RB0 con le entrate RBI permette di mantenere spenti tutti i display con zeri non significativi. Questo collegamento viene interrotto con l'ultimo display per avere comunque acceso una cifra anche se vale 0.




Non è altro che un integrato costituito da 4 porte NAND open collector. Esso è costituito da 14 pin dei quali le A e le B corrispondono agli ingressi della porta logica, mentre le Y corrispondono alle uscite. C'è da dire inoltre che le uscite possono essere collegate agli ingressi delle altre porte per convertirle in AND o OR, oppure cortocircuitando gli ingressi A e B creare semplici porte NOT.


FUNZIONAMENTO

Il funzionamento di questo circuito è abbastanza semplice; per mezzo dei DIP - SWITCH S1 ed S4 possiamo impostare il valore finale di conteggio assegnando ad S1 le decine e ad S4 le unità.

Con i DIP - SWITCH S2 ed i primi 4 interruttori di S3 possiamo invece impostare il valore di partenza del conteggio assegnando ad S2 le decine ed a S3 le unità.

L interruttore n° 5 dell'S3 ci permette di selezionare un conteggio ad incremento o decremento (UP / DOWN), mentre il n° 6 ci permette di far eseguire il conteggio se impostato sul livello alto mentre resetta se impostato sul livello basso.

Il conteggio viene effettuato mediante un generatore di funzioni, per mezzo del quale possiamo impostarne la frequenza.

Esso è collegato al pin di clock dell'integrato dell'U3 (74190) che ha sua volta è collegato in cascata all'U2.

Quando gli ingressi A0, A1, A2 e A3 dei comparatori U1 e U4 (7485) risultano essere uguali agli ingressi B0, B1, B2 e B3, mandano un impulso alla porta AND, in questo caso costituito da due NAND, che permette di far accendere il LED, il quale è preceduto da altre due porte NAND che hanno il compito di purificare il segnale.




CONCLUSIONI


In questa esperienza il problema maggiore è stato quello di inserire un meccanismo che ci permettesse di fornire un segnale pulito di clock.

Inizialmente avendo inserito un semplice pulsante, ma a causa dei rimbalzi meccanici non avrebbe generato un segnale pulito di clock; così, in secondo luogo vi abbiamo allegato un latch SR ma quello richiesto (74279) non era disponibile in laboratorio, così siamo arrivati alla conclusione di fornire il segnale per mezzo di un generatore di funzioni.

Un altro problema è stato quello di inserire il minor numero di integrati possibile e siamo riusciti a risparmiarne uno in quanto la porta AND e NOT l'abbiamo sostituite con un unico integrato costituito da porte NAND.












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